开云-Intel制程和封装4大突破：封装吞吐量提升100倍

[导读]2月8日动静，最新一届IEEE国际电子器件会议IEDM 2024上，Intel代工展现了四年夜半导体系体例程工艺冲破，涵盖新材料、异构封装、全环抱栅极(GAA)等范畴。 2月8日动静，最新一届IEEE国际电子器件会议IEDM 2024上，Intel代工展现了四年夜半导体系体例程工艺冲破，涵盖新材料、异构封装、全环抱栅极(GAA)等范畴。 今朝，Intel正在延续推动四年五个工艺节点的打算，打算到2030年在单个芯片上封装1万亿个晶体管，是以进步前辈的晶体管手艺、缩微手艺、互连手艺、封装手艺都相当主要。 Intel代工此番发布的四年夜冲破包罗： 1、减成法钌互连手艺 该手艺采取了钌这类替换性的新型金属化材料，同时操纵薄膜电阻率(thin film resistivity)、空气间隙(airgap)，Intel代工在互连微缩方面实现了重猛进步，具有可行性，可投入量产，并且具有本钱效益。 引入空气间隙后，不再需要通孔四周昂贵的光刻空气间隙区域，也能够避免利用选择性蚀刻的自瞄准通孔(self-aligned via)。 在间距小在或等在25纳米时，采取减成法钌互连手艺实现的空气间隙，可使线间电容最高下降25%，从而替换铜镶嵌工艺的优势。 该手艺有望在Intel代工的将来制程节点中得以利用。 2、选择性层转移(SLT) 一种异构集成解决方案，可以或许以更高的矫捷性集成超薄芯粒(chiplet)，对照传统的芯片到晶圆键合(chip-to-wafer bonding)手艺，能年夜年夜缩小芯片尺寸，提高纵横比，特别是可以芯片封装中将吞吐量晋升高达100倍，进而实现超快速的芯片间封装。 这项手艺还带来了更高的功能密度，再连系夹杂键合(hybrid bonding)或融会键合(fusion bonding)工艺，封装来自分歧晶圆的芯粒。 3、硅基RibbonFET CMOS晶体管 为了进一步缩小RibbonFET GAA晶体管，Intel代工展现了栅极长度为6纳米的硅基RibbonFET CMOS晶体管。 它在年夜幅缩短栅极长度、削减沟道厚度的同时，对短沟道效应的按捺和机能也到达了业界领先程度。 它为进一步缩短栅极长度摊平了道路，而这恰是摩尔定律的要害基石之一。 4、用在微缩的2D GAA晶体管的栅氧化层 为了在CFET(互补场效应晶体管)以外进一步加快GAA手艺立异，Intel代工展现了在2D GAA NMOS(N 型金属氧化物半导体)和PMOS(P 型金属氧化物半导体)晶体管束造方面的研究。 该手艺偏重在栅氧化层模块的研发，将晶体管的栅极长度缩小到了30纳米。 同时，2D TMD(过渡金属二硫化物)研究也获得了新进展，将来有望在进步前辈晶体督工艺中替换硅。 另外值得一提的是，Intel代工还在300毫米GaN(氮化镓)方面延续推动开辟性的研究。 Intel代工在300毫米GaN-on-TRSOI(富圈套绝缘体上硅)衬底上，制造了业界领先的高机能微缩加强型GaN MOSHEMT(金属氧化物半导体高电子迁徙率晶体管)，可以削减旌旗灯号损掉，提高旌旗灯号线性度和基在衬底背部处置的进步前辈集成方案。

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